Daftar Isi:

Desain Master SPI di VHDL: 6 Langkah
Desain Master SPI di VHDL: 6 Langkah

Video: Desain Master SPI di VHDL: 6 Langkah

Video: Desain Master SPI di VHDL: 6 Langkah
Video: M11 - 7 - SPI Master Controller Design 2024, Juli
Anonim
Desain Master SPI di VHDL
Desain Master SPI di VHDL

Dalam instruksi ini, kita akan merancang Master Bus SPI dari awal di VHDL.

Langkah 1: Ikhtisar SPI

  • SPI adalah bus serial sinkron
  • Popularitas dan kesederhanaannya menjadikannya standar de facto dalam komunikasi serial
  • Bus dupleks penuh
  • Protokol sederhana dan di antara bus serial tercepat

Langkah 2: Spesifikasi Desain

Berikut adalah spesifikasi dari SPI Master yang akan kita desain:

  • Mendukung keempat mode operasi; dapat dikonfigurasi secara dinamis
  • Jam mengaktifkan kontrol untuk penghematan daya
  • Panjang dan kecepatan kata yang dapat dikonfigurasi secara statis
  • Interupsi tunggal untuk transmisi dan penerimaan

Langkah 3: Memulai

Pertama-tama, IP kita harus memiliki dua antarmuka. Salah satunya adalah antarmuka serial dan yang lainnya adalah antarmuka paralel. Antarmuka serial terdiri dari sinyal standar de-facto dari SPI: MOSI, MISO, SS, SCLK.

MOSI terkadang disebut SDO dan MISO terkadang disebut SDI.

Antarmuka serial digunakan untuk berkomunikasi dengan periferal eksternal yaitu, budak SPI.

Antarmuka paralel digunakan untuk berkomunikasi dengan host kami yaitu mikrokontroler atau mikroprosesor, yang sebenarnya memberi tahu Master data apa yang harus dikirim dan diterima secara serial melalui jalur serial. yaitu., Semua bus data milik antarmuka paralel.

Kami memiliki jam global yang menggerakkan logika SPI internal, serta SCLK, yang kami hasilkan secara internal.

Kami juga memiliki beberapa sinyal kontrol seperti aktifkan tulis, aktifkan jam. Dan interupsi dan sinyal status lainnya.

Karena kita harus berurusan dengan kondisi kontrol yang kompleks, lebih mudah untuk merancang IP komunikasi serial seperti FSM. Kami akan mendesain master SPI sebagai FSM juga. FSM akan digerakkan oleh clock internal lain yaitu dua kali SCLK. Jam internal itu dihasilkan menggunakan penghitung sinkron dari jam global.

Semua sinyal kontrol yang melintasi domain jam memiliki penyelaras agar lebih aman.

Langkah 4: Tampilan RTL dari SPI Master Core dan Bentuk Gelombang Simulasi

Tampilan RTL dari SPI Master Core dan Bentuk Gelombang Simulasi
Tampilan RTL dari SPI Master Core dan Bentuk Gelombang Simulasi
Tampilan RTL dari SPI Master Core dan Bentuk Gelombang Simulasi
Tampilan RTL dari SPI Master Core dan Bentuk Gelombang Simulasi

Ini adalah desain RTL telanjang tanpa IP FPGA khusus yang digunakan. Karenanya ini adalah kode yang sepenuhnya portabel untuk FPGA apa pun.

Direkomendasikan:

Desain Kontroler Cache Asosiatif Set Empat Arah Sederhana di VHDL: 4 Langkah

Desain Kontroler Cache Asosiatif Set Empat Arah Sederhana di VHDL: 4 Langkah

Desain Pengontrol Cache Asosiatif Set Empat Arah Sederhana di VHDL: Dalam instruksi saya sebelumnya, kita melihat bagaimana merancang pengontrol cache sederhana yang dipetakan langsung. Kali ini, kita selangkah lebih maju. Kami akan merancang pengontrol cache asosiatif set empat arah sederhana. Keuntungan ? Lebih sedikit miss rate, tetapi dengan biaya kinerja

Desain Pengontrol Interupsi yang Dapat Diprogram di VHDL: 4 Langkah

Desain Pengontrol Interupsi yang Dapat Diprogram di VHDL: 4 Langkah

Desain Pengontrol Interupsi yang Dapat Diprogram di VHDL: Saya kewalahan dengan jenis tanggapan yang saya dapatkan di blog ini. Terima kasih teman-teman telah mengunjungi blog saya dan memotivasi saya untuk berbagi pengetahuan dengan Anda. Kali ini saya akan menyajikan desain modul menarik lainnya yang kita lihat di semua SOC -- Interrupt C

Desain Pengontrol Cache Sederhana di VHDL: 4 Langkah

Desain Pengontrol Cache Sederhana di VHDL: 4 Langkah

Desain Pengontrol Cache Sederhana di VHDL: Saya menulis instruksi ini, karena saya merasa agak sulit untuk mendapatkan beberapa kode referensi VHDL untuk belajar dan mulai merancang pengontrol cache. Jadi saya merancang pengontrol cache sendiri dari awal, dan mengujinya dengan sukses di FPGA. saya punya p

Desain Master I2C di VHDL: 5 Langkah

Desain Master I2C di VHDL: 5 Langkah

Desain Master I2C di VHDL: Dalam instruksi ini, Merancang master I2C sederhana di VHDL dibahas. CATATAN: klik pada setiap gambar untuk melihat gambar penuh

Desain Pengendali VGA Sederhana di VHDL dan Verilog: 5 Langkah

Desain Pengendali VGA Sederhana di VHDL dan Verilog: 5 Langkah

Desain Pengendali VGA Sederhana di VHDL dan Verilog: Dalam instruksi ini, kita akan merancang Pengendali VGA sederhana di RTL. VGA Controller adalah sirkuit digital yang dirancang untuk menggerakkan tampilan VGA. Ini membaca dari Frame Buffer (Memori VGA) yang mewakili frame yang akan ditampilkan, dan menghasilkan kebutuhan