Daftar Isi:

Cara Menggunakan Simulasi Vivado: 6 Langkah
Cara Menggunakan Simulasi Vivado: 6 Langkah

Video: Cara Menggunakan Simulasi Vivado: 6 Langkah

Video: Cara Menggunakan Simulasi Vivado: 6 Langkah
Video: Pengenalan Software Xilinx || Praktikum FPGA 2024, November
Anonim
Cara Menggunakan Simulasi Vivado
Cara Menggunakan Simulasi Vivado

Saya telah melakukan proyek simulasi ini untuk kelas online. Proyek ini ditulis oleh Verilog. Kami akan menggunakan simulasi di Vivado untuk memvisualisasikan bentuk gelombang di enable_sr(enable digit) dari proyek stop watch yang dibuat sebelumnya. Selain itu, kami akan menggunakan tugas sistem untuk menampilkan kesalahan yang kami buat dalam desain.

Langkah 1: Tambahkan Sumber dan Pilih “Tambah atau Buat Sumber Simulasi

Tambahkan Sumber dan Pilih “Tambah atau Buat Sumber Simulasi
Tambahkan Sumber dan Pilih “Tambah atau Buat Sumber Simulasi

Langkah 2: Buat File Bernama Enable_sr_tb

Buat File Bernama Enable_sr_tb
Buat File Bernama Enable_sr_tb

Langkah 3: Buat File Testbench

1. Impor modul enable_sr dari proyek stop watch. Itu adalah file yang ingin kami simulasikan

2. Buat modul testbench enable_sr_tb();

3. Masukkan input dan output modul enable_sr(). Ingat input untuk enable_sr sekarang dalam tipe register sedangkan output menjadi tipe net.

4. Instansiasi unit yang sedang diuji (uut) yang merupakan enable_sr

5. Hasilkan jam dengan periode (T) 20ns

6. Gunakan pernyataan kondisional untuk membuat sistem pengecekan kesalahan. Dalam contoh ini, kami ingin memeriksa apakah ada lebih dari satu digit yang aktif.

Catatan: Dalam file enable_sr() asli, kita harus menginisialisasi pola sebagai 4'b0011 sehingga ada dua digit yang aktif untuk membuat kesalahan

7. Gunakan tugas sistem $display untuk menunjukkan kesalahan

8. Gunakan tugas sistem $selesai untuk menyelesaikan simulasi pada waktu 400ns

Langkah 4: Tetapkan Enable_sr_tb Sebagai Tingkat Atas Di Bawah Simulasi

Atur Enable_sr_tb Sebagai Tingkat Atas Di Bawah Simulasi
Atur Enable_sr_tb Sebagai Tingkat Atas Di Bawah Simulasi

Langkah 5: Jalankan Sintesis & Simulasi Perilaku

Jalankan Sintesis & Simulasi Perilaku
Jalankan Sintesis & Simulasi Perilaku
  1. Sebelum menjalankan simulasi perilaku, jalankan sintesis untuk memastikan tidak ada kesalahan sintaks pada file testbench dan unit di bawah file pengujian
  2. Jalankan simulasi perilaku

Langkah 6: Evaluasi Hasil Simulasi

Evaluasi Hasil Simulasi
Evaluasi Hasil Simulasi
Evaluasi Hasil Simulasi
Evaluasi Hasil Simulasi
Evaluasi Hasil Simulasi
Evaluasi Hasil Simulasi

Anda akan melihat jendela simulasi. Ini berisi panel yang berbeda.

Anda akan melihat pesan kesalahan di panel konsol. Ini menunjukkan lebih dari satu digit aktif selama periode simulasi.

Anda juga dapat melihat bentuk gelombang di ruang lingkup

Terlampir adalah file proyek.

Direkomendasikan: